Raum: A3.2.01
Das Labor für IC-Design wird für Lehr- und Forschungsaktivitäten genutzt.
Der Design-Flow ermöglicht den Entwurf analoger und digitaler integrierter Schaltungen von der Transistorebene bis zu vollständigen elektronischen Signalverabeitungssystemen. Die PDKs der Hersteller bieten einen Zugang zu modernen Herstellungsverfahren von Halbleitern.
Während der Laborveranstaltung wird sowohl der gesamte Entwurfsablauf unter Verwendung der professionellen Software-Tools als auch der Entwurf eines zweistufigen CMOS-Analogverstärkers im praktischen Einsatz erlernt. Der CMOS-Operationsverstärker OPAMP wird bezüglich seiner Kenndaten untersucht und optimiert.
Die Arbeitspunkte der einzelnen Transistoren werden in einem ersten Schritt "von Hand" berechnet. Dazu werden die Feldeffekttransistoren hinsichtlich der Gate-Source-Spannung, des Drains-Stroms und der Kanal-Länge und Kanalbreite dimensioniert.
Unterschiedliche Test-Benches werden für den CMOS OPAMP angelegt wie z. B. zur Ermittlung des Offsets, der Verstärkung, des Verstärkungbandbreiteprodukts.
Für den simulationsbasierten Entwurf des OPAMP ist ein Layout zu entwerfen. Dazu sind die Entwurfsregeln (Design Rules) der spezifischen CMOS-Technologie einzuhalten.
Ausstattung
- Hardware-Ausstattung:
- 8 Sun Workstation (als Betriebssystem wird Scientific Linux verwendet)
- Software-Ausstattung:
- CADENCE© IC-Design-Software:
- Schematic Entry zur Schaltplaneingabe
- ADE Analog Design Environment zur Simulation der Schaltung
- Virtuoso zur Layouteingabe
- Assura DRC für den Design Rule Check
- Assura LVS für den Layout versus Schematic Check
- Assura QRC für Parasitic Extraction / Post Layout Simulation
- CADENCE© IC-Design-Software:
Laborversuche
- Projektbasierter Entwurf eines „Switched-Capacitor CMOS Amplifiers“
Unterteilung in Projektphasen- Phase 1: Systematische Bauelementanalyse
Verwendung der Herstellerbibliothek, Inspektion der Hersteller Dokumente, Ermittlung der Transistoreigenschaften (z.B. 350nm CMOS Technologie) in Abhängigkeit der Transistorlänge und -breite sowie der Gate-Source-Spannung wie z. B. max. Drain-Strom, Sättungsspannung, Transkonduktanz, Ausgangswiderstand und Kanallängenmodulation, Kennlinienfelder für NMOS- und PMOS-Transistoren - Phase 2: Transistor-Layout
Design-Rules, Layers, Stretching, Copying, Moving objects, creating groups, Arbeiten mit dem design rule checker DRC, NMOS- und PMOS-Transistor-Layout - Phase 3: CMOS inverter
Simulation und Layout, Layout versus Schematic LVS, Parasitic Extraction and Post-Layout-Simulation - Phase 4: PMOS current mirror
Simulation des Konstantstromquellen-Ausgangswiderstandes, operating range für unterschiedliche Stromstärken, Layout, Matching von Transistoren - Phase 5: CMOS common source amplifier
Entwurf eines NMOS common source amplifiers mit PMOS current mirror, Arbeitspunkteinstellung, Verstärkungseinstellung, Ermittlung der Verstärkung als Funktion des Arbeitspunktstroms, Ermittlung der Verstärkung als Funktion der Transistorbreite - Phase 5: CMOS differential input state
Überschlagsmäßige Berechnung der Schaltung (Ströme, Spannungen, Transkonduktanz, Ausgangswiderstände und Verstärkung, Bestimmung der Transistor-Geometrien - Phase 6: CMOS transmission gate
Ermittlung des „on-Widerstandes“ in Abhängigkeit der Transistor-Geometrie - Phase 7: „Switched Capacitor“ CMOS Amplifier
Zusammenfügen der einzelnen Schaltungselemente sowie Dimensionierung und Entwurf einer „Swichted Capacitor“ Schaltung
- Phase 1: Systematische Bauelementanalyse
Projekt- und Abschlussarbeiten
Es werden verschiedene Themen zu Projekten aus der aktuellen Forschung angeboten.
- Error Model for a Sensor Interface System Based on the 1st Order ΔΣ Modulator Due to the Nonlinearity of the Sensor
- Laser Diode Driver ASIC
The ASIC has been opitimized with respect to high laser current drive capabilities. The outer pad ring provides in addition ESD protection. Based on technology requirements the power supply voltage for the driver circuit can be in a range from 3V to 3.6V. Whereas the power supply for the laser diode has been segregated an can be higher.
The ASIC has been placed as a "chip on board" and works at very high frequencies up to 1GHz.
Bitte wenden Sie sich direkt an die Laborleitung und -betreuung.